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时钟门控是一种广为人知的功耗优化方法,常用于ASIC和FPGA设计,这种方法可减少不必要的开关操作.该方法通常需要设计人员在RTL代码中添加少量逻辑来禁用或取消选择没必要保持使能的顺序组件,例如寄存器.尽管通过该方法降低动态功耗的效果明显,但设计人员在手动进行优化时往往面临巨大挑战：
● 若要真正减少设计中不必要的活动,只有对设计本身有着深入的了解,而且通常需要对RTL进行大量修改.
● 目前大多数ASIC和FPGA设计都整合了最新的、传统的以及第三方IP电路设计,但是通常只有最新的设计方案才应用时钟门控优化.设计人员几乎从不对传统的和第三方IP设计进行时钟门控优化.他们通常对传统RTL代码的设计和操作缺乏足够深入的了解,而且手动开发有效的时钟门控优化功能非常耗时.
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● 应用时钟门控优化通常需要在设计流程中添加更多新的工具和步骤,这就会产生一系列复杂的新时钟,而这些时钟需要复杂的时序分析-ASIC优化通常就是这种情况.除非功率效率增益是设计成功的充分必要条件,否则时钟门控优化所带来的复杂性和花费的时间只会让其不可行,而且会增加风险.
随着ISE 12设计套件的推出,赛灵思针对标准FPGA设计流程中的布局布线部分引入了一种自动功能,该功能可使用一系列创新算法对包括传统和第三方IP模块等在内的所有设计部分进行分析.软件通过分析逻辑方程式,检测出对每个时钟周期结果无效的源寄存器之后,就利用Virtex-6和Spartan-6 FPGA逻辑中大量的时钟使能信号(CE)来创建精细粒度时钟门控或逻辑门控信号,消除不必要的开关操作,如图1所示.
由于时钟使能信号连接到FPGA逻辑(SLICE)的使能端,因此每个时钟使能信号都非常适用于功耗优化.如图2所示,时钟使能信号控制着少量寄存器（仅8个）,提供了与绝大多数设计所用最小总线宽度相匹配的宽度级别.Virtex~6 FPGA系列中的最小型产品(XC6VLX75T)提供10,000多个时钟使能信号,最大型产品(XC6VLX760)则提供100,000多个时钟使能信号.
值得一提的是,上述优化不会改变既有的逻辑或时钟布局,也不会创建新的时钟.由此产生的设计与原设计逻辑等价,并且新创建的逻辑与原有的逻辑相分离,原设计方案（平均）只增加了2%的LUT.因此,上述优化在绝大多数情况下不会影响时序,因为它不会给原逻辑路径增加新的逻辑层.
设计实现流程中的智能时钟门控技术
ISE 12设计套件在用户进行设计综合后的设计实现流程中集成了智能时钟门控优化软件.该设计实现包含四大步骤：
● 将引入的网表和约束条件转换并整合到赛灵思设计文件中.
● 将设计元件进行分包,并将其放置到FPGA SLICE中,形成物理和时序约束.
● 根据时序约束对设计进行布线.
● 生成编程文件以创建可下载到器件中的比特流文件.
在转换过程中,来自不同设计工具的所有IP、网表以及模块都集中到设计数据库建立器中,以创建赛灵思本地通用数据库(NGD)文件(ngdbuild).选中-power选项,MAP进程就会分析逻辑,并在布局前创建和实施优化.
这样,就为整个设计自动创建了功耗优化,可帮助设计人员移除新代码以及任何第三方IP和／或传统设计模块中不必要的开关操作.MAP进程随后再对NGD文件运行设计规则检查,并将逻辑设计映射到赛灵思FPGA上.结果输出至本地电路描述(NCD)文件中,该文件可用于布局与布线.
请注意,ISE 12.2软件将为Spartan-6 FPGA提供智能时钟门控支持.
基准测试结果总结
智能时钟门控的优势根据设计不同而有所差异,一些设计难以从中受益,而确有一些设计将受益匪浅.从一系列论文范文设计来看,许多设计将动态开关功耗锐减达30%.
除了论文范文设计套件之外,智能时钟门控还可用于基于Virtex-6 FPGA连接套件的测试设计.这一独特的设计采用了节能型加密／解密模块,将动态功耗降低了41%.该设计采用套件中的Virtex-6XC6VLX240T FPGA来实现,而且包含了PCIe模块、DMA单元、XAUI模块和加密／解密模块.优化技术将VCCINT上的动态功耗从6.41W降低到3.75W,同时保持所有关联器件的系统带宽,且对吞吐量不产生任何影响.
总结
ISE 12设计套件提供的智能时钟门控优化技术使FPGA设计能够轻松降低动态功耗.而ASIC设计中采用的传统时钟门优化技术需要深入了解设计方案,因此设计人员几乎不能对传统及第三方IP模块进行任何优化,而且一般还需要新增工具和步骤,并进行复杂的时序分析,这样才能应对必将创建的新“门控时钟”以及伴随的逻辑改变.
相比之下,赛灵思智能时钟门控优化可自动应用于整个设计,既无需在设计流程中添加新工具或步骤,又不会改变现有逻辑或时钟,从而避免原有设计工作或时序修改.
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自动门控制系统设计引用文献:
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