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并行结构论文范文

【摘　要】高速模数转换器（ADC）的结构主要包括全并行结构、内插式结构、两步式结构、折叠式结构、时间交织结构等,当然还可以将其中的一种或多种结构结合起来像折叠内插式、并行流水线式等等,但不外乎都是从这几种最基本的转换器上发展起来的.ADC转换速度除了与其选用的结构有关,其采用的工艺对其速度也有很大的影响.

【关键词】并行结构；折叠结构；时间交织结构

The Technology and Development of High-speed Ａnalog-to-digital

【Abstract】The structure of High-speed analog to digital converter (ADC) mainly includes full parallel structure, interpolation structure, two-step structure, folded structure, time-interle论文范文ed structure and so on. Of course, one can also combine one or more structures like the folding interpolation , parallel pipelined and so on, but nothing more than a few develop from the most basic converter. The conversion rate of ADC not only relate the structure, but also its use of process h论文范文e a great impact to the speed.

【Key words】Ｐarallel structure；Ｆolded structure；Ｔime-interle论文范文ed structure

0　引言

随着数字技术的进一步发展,使得模数转换技术朝着高速、低功耗、高分辨率的方向发展,特别是在通信、高速数据采集系统、雷达等应用领域,对ADC的转换速度要求越来越高.

１　高速ADC的主要结构

１.1　并行结构

并行结构的ADC有全并行、内插式并行结构及两步式并行结构等.

全并行ADC的结构如图1所示,阻值相同的电阻R对Vref分压,为2n-1(n为ADC的分辨率)比较器提供参考电压,这2n-1参考电压分别与要输入信号Vin比较,产生2n-1个高低电平,也就是温度计码,解码电路对输入的温度计码进行解码得到n位二进制数.

全并行ADC的优点是转换速度高.由于全并行ADC只需一次比较就能将模拟信号转换成数字信号,因此是所有ADC中转换速度最快的,比较器的转换时间决定了其速度.目前,其转换速度最高达到40GHz.但是其芯片面积和功耗大,分辨率有限.这是因为,对于要实现n位数字信号,电阻和比较器的数目达到2n,因此面积和功耗大.其次,电阻匹配限制其参考电压特性,以及非线性输入电容大,使比较器的产生严重失调,因此其分辨率一般限制在8位以下.

由于全并行ADC前置放大器在转折电压具有较好的线性特性,通过电阻串,电流镜或电容等内插出全并行ADC所需的更多的参考电压.内插技术减少了前置放大器的数目,大大降低转换器的输入电容,降低了由于前置放大器的漂移而引入的微分非线性误差.但是通过内插技术实现的并行ADC,芯片面积仍然很大,功耗消耗也较大.

两步式ADC克服了全并行ADC由于比较器数量巨大而带来的问题,其结构框图如图2所示.这种ADC由两级子ADC、一个减法器和一个数模转换器（D/A）构成.将模拟信号转换成数字信号,它需要两步才能完成.第一步,输入信号通过采样保持电路（S/H）被ADC1量化成高位数据,然后通过D/A将这高位数据转换成模拟信号,并与S/H保持信号相减.第二步,余量送入ADC2,产生低位数据.两步式ADC得到高低位数字信号需要经过两次模数转换,因此其转换时间比全并行结构长,且需减法电路和D/A模块.但在同样的精度下,大大减少了比较器的数目,使得芯片面积和功耗大大降低.

并行:有声小说卡徒第一集第八十六节并行结构 By 被遗忘者

１.2　折叠结构

折叠ADC如图3所示,模拟输入信号被分为两条并行路径.第一条路径首先经过预处理器进行预处理后,粗量化器将其量化为2N1个值.第二条路径通过一个折叠电路进行处理,将2N1个子区间全部映射到一个子区间上,然后将此模拟信号送到一个有2N2个子区间的细量化器中.比较器的总数为2N1-1加2N2-1,而具有同等分辨率的并行ADC需要2N1+N2-1个比较器.因此折叠式ADC的比较器数目小于全并行ADC,且其最快转换时间只需要一个时钟周期.但折叠式ADC因为没有采样保持,折叠输出的带宽是模拟带宽的数倍.

１.3　时间交织结构

上述ADC的速度虽然很高,但转换时间最短也要一个时钟周期,而时间交织这种电路技术从根本上突破了这个极限,放宽了各个通道ADC的要求,并且部分解决了ADC系统中速度和分辨率之间的矛盾.图4为其原理框图,输入信号在时钟clk的控制下,依次被各个通道的ADC进行处理,在输出端依次输出各通道的数字信号.即使clk信号分成n个通道的时钟信号clkl、clk2等clkn,因此clk的频率是各通道时钟频率的n倍.

因此,只要各通道的采样足够高,保证各ADC的准确性,时间交织结构的模数转换速度即为时钟clk的频率,远远超过了各个通道转换速度.但时间交织技术会产生通道增益、通道失调和时间的失配[1].

2.　高速ADC的发展及应用

新的结构和新的工艺技术,使得A/D转换器采样速率从几百kHz发展到上GHz甚至几十GHz超高速采样率,功耗也越来越低.如SiGe BiCMOS工艺、Inp/InGaAS工艺,采用高速ADC结构并采用这些新的工艺技术来实现,使得ADC的转换速度达到几十GHz[2].这些高速ADC主要应用于医疗仪器、高数据采集系统、超宽带雷达、超宽带无线通信系统[3]等领域.

【参考文献】

［１］艾伦.CMOS模拟集成电路设计:电二版.电子工业出版社,2005,3：557-570.

［２］Borokhovych,Y.,Gustat, H. 4-bit, 15 GS/s ADC in SiGe. NORCHIP 2008. 2008:268-271.

［３］郝俊,孟桥,高彬.0.35μm CMOS 4位4Gsample/s 全并行模数转换器设计.电子器件,2007,30(2)：403-406.

［责任编辑：常鹏飞］

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并行引用文献: